数字系统设计与Verilog HDL

附录F Synplify Pro/Synplify可综合的Verilog结构

附录E Quartus II支持的Verilog HDL结构

附录D Verilog HDL（IEEE Std 1364-2001）关键字

附录C Verilog HDL（IEEE Std 1364-1995）关键字

附录B Verilog-2002语法结构

四、VCD文件的扩展

三、系统任务和系统函数的扩展

二、设计管理

一、语法结构的扩展与增强

附录A Verilog-2001语法结构

习题

12.9 CRC校验码

12.8 FIR数字滤波器

12.7 等精度频率计

12.6 直接数字频率合成器（DDS）

12.5 异步串行接口（UART）设计

12.4 VGA图像显示控制器设计

12.3 VGA彩条信号发生器

12.2 基于CPLD实现字符液晶显示控制

12.1 基于FPGA实现点阵式液晶显示控制

第12章 数字设计实例

习题

11.4 数字电路的仿真

11.3 延时模型的表示

11.2 用户自定义元件（UDP）

11.1 系统任务与系统函数

第11章 数字电路的仿真

习题

10.8 FPGA设计中毛刺的消除

10.7 阻塞赋值与非阻塞赋值

10.6 进程

10.5 多层次结构电路的设计

10.4 有限状态机（FSM）设计

10.3 资源共享

10.2 流水线设计技术

10.1 设计的可综合性

第10章 数字设计的优化

习题

9.9 实用多功能数字钟

9.8 乐曲演奏电路

9.7 交通灯控制器

9.6 数字频率计

9.5 数字跑表

9.4 奇数分频与小数分频

9.3 乘累加器（MAC）

9.2 乘法器设计

9.1 加法器设计

第9章 Verilog HDL设计进阶

习题

8.7 基本时序电路设计

8.6 基本组合电路设计

8.5 不同描述风格的设计

8.4 数据流描述

8.3 行为描述

8.2 结构描述

8.1 数字设计的层次

第8章 数字设计的层次与风格

习题

7.8 顺序执行与并发执行

7.7 任务与函数

7.6 编译指示语句

7.5 循环语句

7.4 条件语句

7.3 赋值语句

7.2 块语句

7.1 过程语句

第7章 Verilog HDL行为语句

习题

6.6 运算符

6.5 向量

6.4 参数

6.3 数据类型

6.2 常量

6.1 Verilog HDL语言要素

第6章 Verilog HDL语法与要素

习题

5.4 Synplify pro/Synplify综合器

5.3 Verilog HDL模块的结构

5.2 Verilog HDL设计举例

5.1 Verilog HDL简介

第5章 Verilog HDL设计初步

习题

4.7 其他模块

4.6 存储器模块

4.5 锁相环模块

4.4 常数模块

4.3 计数器模块

4.2 除法器模块

4.1 乘法器模块

第4章 基于宏功能模块的设计

习题

3.3 Quartus II的时序分析

3.2 Quartus II的优化设置

3.1 Quartus II原理图设计

第3章 Quartus II集成开发工具

习题

2.10 PLD的发展趋势

2.9 FPGA/CPLD器件概述

2.8 FPGA/CPLD的编程与配置

2.7 边界扫描测试技术

2.6 FPGA/CPLD的编程元件

2.5 FPGA的原理与结构

2.4 CPLD的原理与结构

2.3 低密度PLD的原理与结构

2.2 PLD的基本原理与结构

2.1 PLD的分类

第2章 FPGA/CPLD器件

习题

1.5 EDA技术的发展趋势

1.4 常用的EDA软件工具

1.3 数字系统设计的流程

1.2 数字系统设计技术

1.1 EDA技术及其发展

第1章 EDA技术与数字系统设计

第2版前言

前言

版权信息

封面

封面

版权信息

前言

第2版前言

第1章 EDA技术与数字系统设计

1.1 EDA技术及其发展

1.2 数字系统设计技术

1.3 数字系统设计的流程

1.4 常用的EDA软件工具

1.5 EDA技术的发展趋势

习题

第2章 FPGA/CPLD器件

2.1 PLD的分类

2.2 PLD的基本原理与结构

2.3 低密度PLD的原理与结构

2.4 CPLD的原理与结构

2.5 FPGA的原理与结构

2.6 FPGA/CPLD的编程元件

2.7 边界扫描测试技术

2.8 FPGA/CPLD的编程与配置

2.9 FPGA/CPLD器件概述

2.10 PLD的发展趋势

习题

第3章 Quartus II集成开发工具

3.1 Quartus II原理图设计

3.2 Quartus II的优化设置

3.3 Quartus II的时序分析

习题

第4章 基于宏功能模块的设计

4.1 乘法器模块

4.2 除法器模块

4.3 计数器模块

4.4 常数模块

4.5 锁相环模块

4.6 存储器模块

4.7 其他模块

习题

第5章 Verilog HDL设计初步

5.1 Verilog HDL简介

5.2 Verilog HDL设计举例

5.3 Verilog HDL模块的结构

5.4 Synplify pro/Synplify综合器

习题

第6章 Verilog HDL语法与要素

6.1 Verilog HDL语言要素

6.2 常量

6.3 数据类型

6.4 参数

6.5 向量

6.6 运算符

习题

第7章 Verilog HDL行为语句

7.1 过程语句

7.2 块语句

7.3 赋值语句

7.4 条件语句

7.5 循环语句

7.6 编译指示语句

7.7 任务与函数

7.8 顺序执行与并发执行

习题

第8章 数字设计的层次与风格

8.1 数字设计的层次

8.2 结构描述

8.3 行为描述

8.4 数据流描述

8.5 不同描述风格的设计

8.6 基本组合电路设计

8.7 基本时序电路设计

习题

第9章 Verilog HDL设计进阶

9.1 加法器设计

9.2 乘法器设计

9.3 乘累加器（MAC）

9.4 奇数分频与小数分频

9.5 数字跑表

9.6 数字频率计

9.7 交通灯控制器

9.8 乐曲演奏电路

9.9 实用多功能数字钟

习题

第10章 数字设计的优化

10.1 设计的可综合性

10.2 流水线设计技术

10.3 资源共享

10.4 有限状态机（FSM）设计

10.5 多层次结构电路的设计

10.6 进程

10.7 阻塞赋值与非阻塞赋值

10.8 FPGA设计中毛刺的消除

习题

第11章 数字电路的仿真

11.1 系统任务与系统函数

11.2 用户自定义元件（UDP）

11.3 延时模型的表示

11.4 数字电路的仿真

习题

第12章 数字设计实例

12.1 基于FPGA实现点阵式液晶显示控制

12.2 基于CPLD实现字符液晶显示控制

12.3 VGA彩条信号发生器

12.4 VGA图像显示控制器设计

12.5 异步串行接口（UART）设计

12.6 直接数字频率合成器（DDS）

12.7 等精度频率计

12.8 FIR数字滤波器

12.9 CRC校验码

习题

附录A Verilog-2001语法结构

一、语法结构的扩展与增强

二、设计管理

三、系统任务和系统函数的扩展

四、VCD文件的扩展

附录B Verilog-2002语法结构

附录C Verilog HDL（IEEE Std 1364-1995）关键字

附录D Verilog HDL（IEEE Std 1364-2001）关键字

附录E Quartus II支持的Verilog HDL结构

附录F Synplify Pro/Synplify可综合的Verilog结构