EDA技术与应用

C.2 强函数

C.1 宏函数

附录C Quartus II的宏函数和强函数

B.4.2 设备检测

B.4.1 打开控制嵌板

B.4 DE2开发板的控制嵌板

B.3.6 硬件验证

B.3.5 编程下载

B.3.4 引脚锁定

B.3.3 仿真

B.3.2 编译

B.3.1 编辑

B.3 DE2开发板实验的操作

B.2 DE2开发板的实验模式与目标芯片的引脚连接

B.1 Altera DE2开发板的结构

附录B Altera DE2开发板使用方法

A.2.2 EDA6000软件平台的使用方法

A.2.1 EDA6000的硬件结构

A.2 EDA6000的使用方法

A.1 EDA6000的特点

附录A EDA6000实验开发系统

思考题和习题

本章小结

7.3.3 8位十进制频率计设计

7.3.2 万年历的设计

7.3.1 计时器的设计

7.3 基于EDA的数字系统设计

7.2.5 随机读写存储器RAM的设计

7.2.4 计数器设计

7.2.3 移位寄存器设计

7.2.2 锁存器设计

7.2.1 触发器设计

7.2 时序逻辑电路设计应用

7.1.6 ROM的设计

7.1.5 数据比较器设计

7.1.4 数据选择器设计

7.1.3 译码器设计

7.1.2 编码器设计

7.1.1 运算电路设计

7.1 组合逻辑电路设计应用

第7章 EDA技术的应用

思考题和习题

本章小结

6.4.5 Altera硬件拷贝HardCopy ASIC系列

6.4.4 Altera低成本CPLD的MAX系列

6.4.3 Altera低成本FPGA的Cyclone系列

6.4.2 Altera中端FPGA的Arria系列

6.4.1 Altera高端Stratix FPGA系列

6.4 Altera公司的PLD系列产品简介

6.3.2 使用PC的并口配置FPGA

6.3.1 CPLD的ISP方式编程

6.3 PLD的编程与配置

6.2.3 边界扫描技术

6.2.2 在系统可编程技术

6.2.1 PLD的设计方法

6.2 PLD的设计技术

6.1.4 基于查找表（LUT）的结构

6.1.3 现场可编程门阵列FPGA

6.1.2 阵列型PLD

6.1.1 PLD的分类

6.1 PLD的基本原理

第6章 可编程逻辑器件

思考题和习题

本章小结

5.5.3 Qsys系统的调试

5.5.2 Qsys系统的编译与下载

5.5.1 Qsys的硬件开发

5.5 Qsys系统集成软件

5.4.6 SOPC的应用

5.4.5 Nios II的常用组件与编程

5.4.4 Nios II系统的调试

5.4.3 生成Nios II硬件系统

5.4.2 调整SDRAM地址

5.4.1 Nios II的硬件开发

5.4 Nios II嵌入式系统开发软件

5.3.7 DSP Builder的层次设计

5.3.6 硬件实现与测试

5.3.5 使用ModelSim仿真

5.3.4 Signal Compiler使用方法

5.3.3 Matlab模型仿真

5.3.2 建立Matlab设计模型

5.3.1 设计原理

5.3 基于Matlab/DSP Builder的DSP模块设计

5.2.5 在Quartus II 9.0中使用ModelSim仿真

5.2.4 Quartus II宏功能模块的使用方法

5.2.3 Quartus II的仿真方法

5.2.2 Quartus II软件的主界面

5.2.1 Quartus II软件的安装

5.2 Quartus II 9.0软件的使用方法

5.1.4 ModelSim与Quartus II的接口

5.1.3 ModelSim的批处理工作方式

5.1.2 ModelSim的交互命令方式

5.1.1 ModelSim的图形用户交互方式

5.1 ModelSim

第5章 常用EDA工具软件

思考题和习题

本章小结

4.6.2 Verilog HDL测试平台软件的设计

4.6.1 Verilog HDL仿真支持语句

4.6 Verilog HDL仿真

4.5.5 下载顶层设计文件

4.5.4 仿真顶层设计文件

4.5.3 编译顶层设计文件

4.5.2 设计BCD加法器电路顶层文件

4.5.1 编辑Verilog HDL源程序

4.5 Verilog HDL设计流程

4.4.3 用结构描述实现电路系统设计

4.4.2 Verilog HDL的行为级描述

4.4.1 Verilog HDL的门级描述

4.4 不同抽象级别的Verilog HDL模型

4.3.5 语句的顺序执行与并行执行

4.3.4 结构声明语句

4.3.3 循环语句

4.3.2 条件语句

4.3.1 赋值语句

4.3 Verilog HDL的语句

4.2.7 Verilog HDL数据对象

4.2.6 操作符

4.2.5 标识符

4.2.4 关键词

4.2.3 字符串

4.2.2 常数

4.2.1 空白符和注释

4.2 Verilog HDL的词法

4.1.2 模块内容

4.1.1 模块端口定义

4.1 Verilog HDL设计模块的基本结构

第4章 Verilog HDL

思考题和习题

本章小结

3.7.2 VHDL测试平台软件的设计

3.7.1 VHDL仿真支持语句

3.7 VHDL仿真

3.6.5 下载顶层设计文件

3.6.4 仿真顶层设计文件

3.6.3 编译顶层设计文件

3.6.2 设计8位计数显示译码电路顶层文件

3.6.1 编辑VHDL源程序

3.6 VHDL设计流程

3.5.2 VHDL程序包

3.5.1 VHDL库

3.5 VHDL的库和程序包

3.4.6 生成语句

3.4.5 元件例化（COMPONENT）语句

3.4.4 子程序和并行过程调用语句

3.4.3 并行信号赋值语句

3.4.2 块语句

3.4.1 PROCESS（进程）语句

3.4 并行语句

3.3.5 NULL（空操作）语句

3.3.4 ASSERT（断言）语句

3.3.3 WAIT语句

3.3.2 流程控制语句

3.3.1 赋值语句

3.3 VHDL的顺序语句

3.2.8 VHDL的属性

3.2.7 VHDL操作符

3.2.6 用户自定义数据类型方式

3.2.5 IEEE预定义的标准逻辑位和矢量

3.2.4 VHDL的预定义数据类型

3.2.3 VHDL数据类型

3.2.2 VHDL数据对象

3.2.1 VHDL文字规则

3.2 VHDL语言要素

3.1.5 基本逻辑器件的VHDL描述

3.1.4 配置

3.1.3 结构体

3.1.2 实体

3.1.1 库、程序包

3.1 VHDL设计实体的基本结构

第3章 VHDL

思考题和习题

本章小结

2.7 Quartus II的RTL阅读器

2.6.3 Fitter设置

2.6.2 时序约束与选项设置

2.6.1 面积与速度的优化

2.6 设计优化

2.5.3 使用嵌入式逻辑分析仪观察嵌入式锁相环的设计结果

2.5.2 嵌入式锁相环的仿真

2.5.1 嵌入式锁相环的设计

2.5 嵌入式锁相环的设计方法

2.4.6 运行分析

2.4.5 编译与下载

2.4.4 文件存盘

2.4.3 参数设置

2.4.2 调入节点信号

2.4.1 打开SignalTap II编辑窗口

2.4 嵌入式逻辑分析仪的使用方法

2.3.4 图形文件的转换

2.3.3 仿真顶层设计文件

2.3.2 编辑输入顶层设计文件

2.3.1 设计原理

2.3 Quartus II宏功能模块的使用方法

2.2.4 编程下载设计文件

2.2.3 仿真设计文件

2.2.2 编译设计文件

2.2.1 编辑输入图形设计文件

2.2 Quartus II的图形编辑输入法

2.1 Quartus II软件的主界面

第2章 EDA工具软件的使用方法

思考题和习题

本章小结

1.5.5 下载器（编程器）

1.5.4 适配器（布局布线器）

1.5.3 HDL综合器

1.5.2 仿真器

1.5.1 设计输入编辑器

1.5 常用EDA工具

1.4 可编程逻辑器件

1.3.3 AHDL

1.3.2 Verilog HDL

1.3.1 VHDL

1.3 硬件描述语言

1.2.6 器件测试和设计验证

1.2.5 器件编程

1.2.4 设计校验

1.2.3 设计处理

1.2.2 设计输入

1.2.1 设计准备

1.2 EDA设计流程

1.1 EDA技术及发展

第1章 EDA技术概述

第4版前言

版权信息

封面

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版权信息

第4版前言

第1章 EDA技术概述

1.1 EDA技术及发展

1.2 EDA设计流程

1.2.1 设计准备

1.2.2 设计输入

1.2.3 设计处理

1.2.4 设计校验

1.2.5 器件编程

1.2.6 器件测试和设计验证

1.3 硬件描述语言

1.3.1 VHDL

1.3.2 Verilog HDL

1.3.3 AHDL

1.4 可编程逻辑器件

1.5 常用EDA工具

1.5.1 设计输入编辑器

1.5.2 仿真器

1.5.3 HDL综合器

1.5.4 适配器（布局布线器）

1.5.5 下载器（编程器）

本章小结

思考题和习题

第2章 EDA工具软件的使用方法

2.1 Quartus II软件的主界面

2.2 Quartus II的图形编辑输入法

2.2.1 编辑输入图形设计文件

2.2.2 编译设计文件

2.2.3 仿真设计文件

2.2.4 编程下载设计文件

2.3 Quartus II宏功能模块的使用方法

2.3.1 设计原理

2.3.2 编辑输入顶层设计文件

2.3.3 仿真顶层设计文件

2.3.4 图形文件的转换

2.4 嵌入式逻辑分析仪的使用方法

2.4.1 打开SignalTap II编辑窗口

2.4.2 调入节点信号

2.4.3 参数设置

2.4.4 文件存盘

2.4.5 编译与下载

2.4.6 运行分析

2.5 嵌入式锁相环的设计方法

2.5.1 嵌入式锁相环的设计

2.5.2 嵌入式锁相环的仿真

2.5.3 使用嵌入式逻辑分析仪观察嵌入式锁相环的设计结果

2.6 设计优化

2.6.1 面积与速度的优化

2.6.2 时序约束与选项设置

2.6.3 Fitter设置

2.7 Quartus II的RTL阅读器

本章小结

思考题和习题

第3章 VHDL

3.1 VHDL设计实体的基本结构

3.1.1 库、程序包

3.1.2 实体

3.1.3 结构体

3.1.4 配置

3.1.5 基本逻辑器件的VHDL描述

3.2 VHDL语言要素

3.2.1 VHDL文字规则

3.2.2 VHDL数据对象

3.2.3 VHDL数据类型

3.2.4 VHDL的预定义数据类型

3.2.5 IEEE预定义的标准逻辑位和矢量

3.2.6 用户自定义数据类型方式

3.2.7 VHDL操作符

3.2.8 VHDL的属性

3.3 VHDL的顺序语句

3.3.1 赋值语句

3.3.2 流程控制语句

3.3.3 WAIT语句

3.3.4 ASSERT（断言）语句

3.3.5 NULL（空操作）语句

3.4 并行语句

3.4.1 PROCESS（进程）语句

3.4.2 块语句

3.4.3 并行信号赋值语句

3.4.4 子程序和并行过程调用语句

3.4.5 元件例化（COMPONENT）语句

3.4.6 生成语句

3.5 VHDL的库和程序包

3.5.1 VHDL库

3.5.2 VHDL程序包

3.6 VHDL设计流程

3.6.1 编辑VHDL源程序

3.6.2 设计8位计数显示译码电路顶层文件

3.6.3 编译顶层设计文件

3.6.4 仿真顶层设计文件

3.6.5 下载顶层设计文件

3.7 VHDL仿真

3.7.1 VHDL仿真支持语句

3.7.2 VHDL测试平台软件的设计

本章小结

思考题和习题

第4章 Verilog HDL

4.1 Verilog HDL设计模块的基本结构

4.1.1 模块端口定义

4.1.2 模块内容

4.2 Verilog HDL的词法

4.2.1 空白符和注释

4.2.2 常数

4.2.3 字符串

4.2.4 关键词

4.2.5 标识符

4.2.6 操作符

4.2.7 Verilog HDL数据对象

4.3 Verilog HDL的语句

4.3.1 赋值语句

4.3.2 条件语句

4.3.3 循环语句

4.3.4 结构声明语句

4.3.5 语句的顺序执行与并行执行

4.4 不同抽象级别的Verilog HDL模型

4.4.1 Verilog HDL的门级描述

4.4.2 Verilog HDL的行为级描述

4.4.3 用结构描述实现电路系统设计

4.5 Verilog HDL设计流程

4.5.1 编辑Verilog HDL源程序

4.5.2 设计BCD加法器电路顶层文件

4.5.3 编译顶层设计文件

4.5.4 仿真顶层设计文件

4.5.5 下载顶层设计文件

4.6 Verilog HDL仿真

4.6.1 Verilog HDL仿真支持语句

4.6.2 Verilog HDL测试平台软件的设计

本章小结

思考题和习题

第5章 常用EDA工具软件

5.1 ModelSim

5.1.1 ModelSim的图形用户交互方式

5.1.2 ModelSim的交互命令方式

5.1.3 ModelSim的批处理工作方式

5.1.4 ModelSim与Quartus II的接口

5.2 Quartus II 9.0软件的使用方法

5.2.1 Quartus II软件的安装

5.2.2 Quartus II软件的主界面

5.2.3 Quartus II的仿真方法

5.2.4 Quartus II宏功能模块的使用方法

5.2.5 在Quartus II 9.0中使用ModelSim仿真

5.3 基于Matlab/DSP Builder的DSP模块设计

5.3.1 设计原理

5.3.2 建立Matlab设计模型

5.3.3 Matlab模型仿真

5.3.4 Signal Compiler使用方法

5.3.5 使用ModelSim仿真

5.3.6 硬件实现与测试

5.3.7 DSP Builder的层次设计

5.4 Nios II嵌入式系统开发软件

5.4.1 Nios II的硬件开发

5.4.2 调整SDRAM地址

5.4.3 生成Nios II硬件系统

5.4.4 Nios II系统的调试

5.4.5 Nios II的常用组件与编程

5.4.6 SOPC的应用

5.5 Qsys系统集成软件

5.5.1 Qsys的硬件开发

5.5.2 Qsys系统的编译与下载

5.5.3 Qsys系统的调试

本章小结

思考题和习题

第6章 可编程逻辑器件

6.1 PLD的基本原理

6.1.1 PLD的分类

6.1.2 阵列型PLD

6.1.3 现场可编程门阵列FPGA

6.1.4 基于查找表（LUT）的结构

6.2 PLD的设计技术

6.2.1 PLD的设计方法

6.2.2 在系统可编程技术

6.2.3 边界扫描技术

6.3 PLD的编程与配置

6.3.1 CPLD的ISP方式编程

6.3.2 使用PC的并口配置FPGA

6.4 Altera公司的PLD系列产品简介

6.4.1 Altera高端Stratix FPGA系列

6.4.2 Altera中端FPGA的Arria系列

6.4.3 Altera低成本FPGA的Cyclone系列

6.4.4 Altera低成本CPLD的MAX系列

6.4.5 Altera硬件拷贝HardCopy ASIC系列

本章小结

思考题和习题

第7章 EDA技术的应用

7.1 组合逻辑电路设计应用

7.1.1 运算电路设计

7.1.2 编码器设计

7.1.3 译码器设计

7.1.4 数据选择器设计

7.1.5 数据比较器设计

7.1.6 ROM的设计

7.2 时序逻辑电路设计应用

7.2.1 触发器设计

7.2.2 锁存器设计

7.2.3 移位寄存器设计

7.2.4 计数器设计

7.2.5 随机读写存储器RAM的设计

7.3 基于EDA的数字系统设计

7.3.1 计时器的设计

7.3.2 万年历的设计

7.3.3 8位十进制频率计设计

本章小结

思考题和习题

附录A EDA6000实验开发系统

A.1 EDA6000的特点

A.2 EDA6000的使用方法

A.2.1 EDA6000的硬件结构

A.2.2 EDA6000软件平台的使用方法

附录B Altera DE2开发板使用方法

B.1 Altera DE2开发板的结构

B.2 DE2开发板的实验模式与目标芯片的引脚连接

B.3 DE2开发板实验的操作

B.3.1 编辑

B.3.2 编译

B.3.3 仿真

B.3.4 引脚锁定

B.3.5 编程下载

B.3.6 硬件验证

B.4 DE2开发板的控制嵌板

B.4.1 打开控制嵌板

B.4.2 设备检测

附录C Quartus II的宏函数和强函数

C.1 宏函数

C.2 强函数