高性能超标量CPU：微架构剖析与设计

参考文献

10.5 Intel P6微架构内存子系统设计

10.4.3 P6微架构乱序执行示例

10.4.2 重排序缓冲设计

10.4.1 保留站设计

10.4 Intel P6微架构乱序执行引擎设计

10.3.5 分配器设计

10.3.4 寄存器别名表设计

10.3.3 指令译码单元设计

10.3.2 分支预测单元设计

10.3.1 指令提取单元设计

10.3 Intel P6微架构前端设计

10.2 Intel P6微架构的流水线设计

10.1 Intel P6微架构概述

第10章 高性能CPU设计实例：Intel P6微架构

9.3 重排序缓冲运行示例

9.2.2 重排序缓冲的条目与端口数量

9.2.1 重排序缓冲的范围布局与对执行结果的存储

9.2 重排序缓冲的设计空间

9.1 重排序缓冲的原理

第9章 重排序缓冲设计

8.4.3 数据缓存硬件预取模式

8.4.2 数据缓存硬件预取结构

8.4.1 数据缓存硬件预取原理

8.4 数据缓存预取技术

8.3.4 Load Store交织执行流程

8.3.3 Store指令执行流程

8.3.2 Load指令执行流程

8.3.1 访存控制结构概述

8.3 数据缓存控制设计

8.2.2 缓存技术的应用与发展

8.2.1 数据缓存层次概述

8.2 数据缓存概述

8.1.4 内存指令概述

8.1.3 内存的访问顺序

8.1.2 内存格式概述

8.1.1 内存类型概述

8.1 内存模型概述

第8章 访存单元设计

7.4.3 Goldschmidt迭代法原理与实现

7.4.2 Newton-Raphson迭代法原理与实现

7.4.1 SRT算法原理与实现

7.4 浮点除法/开方运算原理与设计

7.3 浮点乘法运算原理与设计

7.2.4 并行纠错树原理与实现

7.2.3 前导零预测编码原理与实现

7.2.2 双路径算法原理与实现

7.2.1 浮点加法数据流设计

7.2 浮点加法运算原理与设计

7.1 浮点数据格式与运算标准——IEEE754

第7章 浮点运算单元设计

6.4 旁路网络设计

6.3 单指令多数据SIMD设计

6.2.2 部分积压缩器实现

6.2.1 部分积生成器实现

6.2 定点乘法运算设计

6.1.2 前导零检测指令实现

6.1.1 加减法类与移位类指令的实现

6.1 算术逻辑运算单元设计

第6章 执行单元设计

5.5 发射队列在超标量CPU中的应用

5.4 发射队列的工作机制

5.3.3 发射队列前读寄存器与发射队列后读寄存器的比较

5.3.2 整型和浮点寄存器分开的操作数获取策略

5.3.1 发射队列前读寄存器与发射队列后读寄存器策略

5.3 操作数获取策略

5.2.2 发射队列的类型与结构参数

5.2.1 发射队列的范围与结构

5.2 发射队列设计空间

5.1 发射队列的原理

第5章 发射队列设

4.6 寄存器重命名的实现过程

4.5 寄存器重命名可能的实现方案

4.4 寄存器重命名的映射方法

4.3.4 重命名缓冲的读写端口设计

4.3.3 寄存器重命名缓冲的数量设计

4.3.2 重命名缓冲的类型

4.3.1 寄存器重命名的范围与结构

4.3 寄存器重命名技术的设计空间

4.2.2 发射队列后读寄存器重命名设计

4.2.1 发射队列前读寄存器重命名设计

4.2 寄存器重命名的原理与过程概述

4.1 寄存器重命名技术概述

第4章 寄存器重命名单元设计

3.5 分支预测单元的设计思路

3.4 分支预测单元与取指令单元解耦合设计

3.3.4 间接跳转分支指令预测设计

3.3.3 循环预测器设计

3.3.2 返回地址栈设计

3.3.1 分支目标缓冲与分支目标缓冲子系统设计

3.3 分支跳转目标预测

3.2.3 感知机预测器设计

3.2.2 TAGE预测器及其衍生设计

3.2.1 基于饱和计数器的预测器设计

3.2 分支跳转方向预测

3.1 分支预测的原理

第3章 分支预测单元设计

2.8.3 x86指令译码设计

2.8.2 x86指令格式概述

2.8.1 RISC指令译码设计

2.8 指令译码单元设计

2.7 指令提取单元设计

2.6 微操作缓存与循环缓冲器设计

2.5 TLB与缓存的组织方式

2.4 指令缓存的性能衡量标准与硬件预取设计

2.3.3 最近最少/最常使用策略设计

2.3.2 基于频率的策略设计

2.3.1 基于新近的策略设计

2.3 指令缓存的替换策略选择

2.2.2 指令缓存的访问读取

2.2.1 指令缓存结构的分类

2.2 指令缓存分类与访问读取

2.1 内存的层次结构与缓存的基本架构

第2章 CPU前端与指令缓存设计

1.5.2 超长指令字设计

1.5.1 流水线技术概述

1.5 超标量CPU设计概述

1.4 MIPS指令集概述

1.3.2 RISC-V指令概述

1.3.1 寄存器结构与特权模式定义

1.3 RISC-V指令集概述

1.2.2 数据处理与访存类指令定义

1.2.1 条件执行与跳转类指令定义

1.2 ARM指令集概述

1.1 复杂指令集与精简指令集概述

第1章 CPU架构与流水线技术概述

前言

序

作者简介

版权信息

封面

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作者简介

序

前言

第1章 CPU架构与流水线技术概述

1.1 复杂指令集与精简指令集概述

1.2 ARM指令集概述

1.2.1 条件执行与跳转类指令定义

1.2.2 数据处理与访存类指令定义

1.3 RISC-V指令集概述

1.3.1 寄存器结构与特权模式定义

1.3.2 RISC-V指令概述

1.4 MIPS指令集概述

1.5 超标量CPU设计概述

1.5.1 流水线技术概述

1.5.2 超长指令字设计

第2章 CPU前端与指令缓存设计

2.1 内存的层次结构与缓存的基本架构

2.2 指令缓存分类与访问读取

2.2.1 指令缓存结构的分类

2.2.2 指令缓存的访问读取

2.3 指令缓存的替换策略选择

2.3.1 基于新近的策略设计

2.3.2 基于频率的策略设计

2.3.3 最近最少/最常使用策略设计

2.4 指令缓存的性能衡量标准与硬件预取设计

2.5 TLB与缓存的组织方式

2.6 微操作缓存与循环缓冲器设计

2.7 指令提取单元设计

2.8 指令译码单元设计

2.8.1 RISC指令译码设计

2.8.2 x86指令格式概述

2.8.3 x86指令译码设计

第3章 分支预测单元设计

3.1 分支预测的原理

3.2 分支跳转方向预测

3.2.1 基于饱和计数器的预测器设计

3.2.2 TAGE预测器及其衍生设计

3.2.3 感知机预测器设计

3.3 分支跳转目标预测

3.3.1 分支目标缓冲与分支目标缓冲子系统设计

3.3.2 返回地址栈设计

3.3.3 循环预测器设计

3.3.4 间接跳转分支指令预测设计

3.4 分支预测单元与取指令单元解耦合设计

3.5 分支预测单元的设计思路

第4章 寄存器重命名单元设计

4.1 寄存器重命名技术概述

4.2 寄存器重命名的原理与过程概述

4.2.1 发射队列前读寄存器重命名设计

4.2.2 发射队列后读寄存器重命名设计

4.3 寄存器重命名技术的设计空间

4.3.1 寄存器重命名的范围与结构

4.3.2 重命名缓冲的类型

4.3.3 寄存器重命名缓冲的数量设计

4.3.4 重命名缓冲的读写端口设计

4.4 寄存器重命名的映射方法

4.5 寄存器重命名可能的实现方案

4.6 寄存器重命名的实现过程

第5章 发射队列设

5.1 发射队列的原理

5.2 发射队列设计空间

5.2.1 发射队列的范围与结构

5.2.2 发射队列的类型与结构参数

5.3 操作数获取策略

5.3.1 发射队列前读寄存器与发射队列后读寄存器策略

5.3.2 整型和浮点寄存器分开的操作数获取策略

5.3.3 发射队列前读寄存器与发射队列后读寄存器的比较

5.4 发射队列的工作机制

5.5 发射队列在超标量CPU中的应用

第6章 执行单元设计

6.1 算术逻辑运算单元设计

6.1.1 加减法类与移位类指令的实现

6.1.2 前导零检测指令实现

6.2 定点乘法运算设计

6.2.1 部分积生成器实现

6.2.2 部分积压缩器实现

6.3 单指令多数据SIMD设计

6.4 旁路网络设计

第7章 浮点运算单元设计

7.1 浮点数据格式与运算标准——IEEE754

7.2 浮点加法运算原理与设计

7.2.1 浮点加法数据流设计

7.2.2 双路径算法原理与实现

7.2.3 前导零预测编码原理与实现

7.2.4 并行纠错树原理与实现

7.3 浮点乘法运算原理与设计

7.4 浮点除法/开方运算原理与设计

7.4.1 SRT算法原理与实现

7.4.2 Newton-Raphson迭代法原理与实现

7.4.3 Goldschmidt迭代法原理与实现

第8章 访存单元设计

8.1 内存模型概述

8.1.1 内存类型概述

8.1.2 内存格式概述

8.1.3 内存的访问顺序

8.1.4 内存指令概述

8.2 数据缓存概述

8.2.1 数据缓存层次概述

8.2.2 缓存技术的应用与发展

8.3 数据缓存控制设计

8.3.1 访存控制结构概述

8.3.2 Load指令执行流程

8.3.3 Store指令执行流程

8.3.4 Load Store交织执行流程

8.4 数据缓存预取技术

8.4.1 数据缓存硬件预取原理

8.4.2 数据缓存硬件预取结构

8.4.3 数据缓存硬件预取模式

第9章 重排序缓冲设计

9.1 重排序缓冲的原理

9.2 重排序缓冲的设计空间

9.2.1 重排序缓冲的范围布局与对执行结果的存储

9.2.2 重排序缓冲的条目与端口数量

9.3 重排序缓冲运行示例

第10章 高性能CPU设计实例：Intel P6微架构

10.1 Intel P6微架构概述

10.2 Intel P6微架构的流水线设计

10.3 Intel P6微架构前端设计

10.3.1 指令提取单元设计

10.3.2 分支预测单元设计

10.3.3 指令译码单元设计

10.3.4 寄存器别名表设计

10.3.5 分配器设计

10.4 Intel P6微架构乱序执行引擎设计

10.4.1 保留站设计

10.4.2 重排序缓冲设计

10.4.3 P6微架构乱序执行示例

10.5 Intel P6微架构内存子系统设计

参考文献