1.3.2 Verilog HDL

Verilog HDL也是目前应用最为广泛的硬件描述语言，并被IEEE采纳为IEEE 1364-1995标准（Verilog-1995版本），2001年升级为Verilog-2001版本，2005年升级为System Verilog-2005版本。Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合、仿真验证和时序分析。Verilog HDL适合算法级（Algorithm）、寄存器传输级（RTL）、逻辑级（Logic）、门级（Gate）和版图级（Layout）等各个层次的电路设计和描述。

采用Verilog HDL进行电路设计的最大优点是设计与工艺无关性，这使得设计者在进行电路设计时可以不必过多考虑工艺实现时的具体细节，只需要根据系统设计的要求施加不同的约束条件，即可设计出实际电路。实际上，利用计算机的强大功能，在EDA工具的支持下，把逻辑验证与具体工艺库相匹配，将布线及延迟计算分成不同的阶段来实现，可减少设计者的繁重劳动。

Verilog HDL和VHDL都是用于电路设计的硬件描述语言，并且都已成为IEEE标准。Verilog HDL也具有与VHDL类似的特点，稍有不同的是，Verilog HDL早在1983年就已经推出，应用历史较长，拥有广泛的设计群体，设计资源比VHDL丰富。另外，Verilog HDL是在C语言的基础上演化而来的，因此只要具有C语言的编程基础，设计者就很容易学会并掌握这种语言。