第3章　PCIE仿真与测试

3.1　PCIE简介

随着电子工业的高速发展，近几年来对更少设备引脚、较低板空间、更小连接器、更简单PCB布局及对于噪声敏感性更低的需求增大，使高速串行链路技术得到很大的发展。当前最为流行的串行接口包括HDMI、USB、SATA、Thunderbolt及PCIE等。串行接口数据传输速率见表3-1-1。例如，PCIE1.0的数据传输速率为2.5Gbit/s，而PCIE2.0、PCIE3.0和PCIE4.0的数据传输速率分别为5Gbit/s、8Gbit/s和16Gbit/s。

本章主要对PCIE2.0高速差分通道进行相应的仿真分析，用到的仿真工具是业界公认的ANSYS，实验对象为Stratix IV GX FPGA开发板。

该开发板使用的FPGA芯片为EP4SGX230KF40C2N，其结构如图3-1-1所示。Altera除了硬件系统，还提供了软件Quartus II驱动FPGA芯片输出PCIE数据流。该开发板完全适用于PC，当该开发板安装在计算机主板上时，可作为PCIE边缘连接器。

该开发板上的PCIE差分通道主要由如图3-1-2所示的Trace1和Trace2组成。PCIE拓扑结构如图3-1-3所示。Trace1包含1.4in（1in=0.0254m）的差分传输线，Trace2包含0.2in的差分传输线和一个边缘连接器。

连接器的金手指用于切断其附近的地线和电源线，以弥补电容效应。该补偿机制可表达为

为了保证边缘连接器上的阻抗匹配，当金手指宽度w增加时，高度h也必须相应地增加，并且人为地挖空与连接器最邻近的参考地平面GND_LAYER14，以补偿边缘连接器的容性效应，改善其阻抗匹配。参考地平面GND_LAYER14如图3-1-4所示。