2.5 添加新的设计文件

本节将在工程中建立并添加新的Verilog HDL设计文件，主要步骤包括：

（1）可以通过下面两种方式之一建立新的Verilog HDL设计。

① 在如图2.29所示的“Tasks”窗口中，选择并单击“New...”选项。

② 在当前主界面主菜单中选择File->New。

（2）如图 2.32 所示，弹出“New”对话框，在该对话框中给出了可以创建的文件类型，包括4类。

① Design Files（设计文件），包括 AHDL File（AHDL 文件）、Block Diagram/Schematic File（块图/原理图文件）、EDIF File（EDIF，即Electronic Design Interchange Format，它是电子设计交换格式文件）、Qsys System File（Qsys 系统文件）、State Machine File（状态机文件）、SystemVerilog HDL File（SystemVerilog HDL文件）、Tcl Script File（Tcl脚本文件）、Verilog HDL File（Verilog HDL文件）和VHDL File（VHDL文件）。

② Memory Files（存储器文件），包括Hexadecimal（Intel-Format）File（十六进制Intel格式文件）和Memory Initialization File（存储器初始化文件）。

③ Verification/Debugging Files（验证/调试文件），包括 In-System Sources and Probes File（系统内源和探测文件）、Logic Analyzer Interface File（逻辑分析仪接口文件）、Signal Tap Logic Analyzer File（Signal Tap逻辑分析仪文件）和University Program VWF（大学计划VWF，VWF为Vector Waveform File的缩写，表示向量波形文件）。

④ Other Files（其他文件），包括AHDL Include File（AHDL包含文件）、Block Symbol File（块符号文件）、Chain Description File（链描述文件）、Synopsys Design Constraints File （Synopsys设计约束文件）和Text File（文本文件）。

在该设计中，选择设计文件类中的“Verilog HDL File”选项。

（3）单击“OK”按钮。

（4）出现一个空白的“Verilog1.v^*”设计界面，在该界面中输入 Verilog HDL 设计代码，如代码清单2-1所示。

代码清单2-1 Verilog HDL设计代码

（5）按“Ctrl+S”组合键，弹出“另存为”对话框。在该对话框中，输入文件名 top，将该文件保存为top.v。

思考与练习2-1：在如图 2.31 所示的界面中，分别单击“Hierarchy”标签、“Files”标签、“Design Units”标签和“IP Components”标签，查看这些标签页中的内容。

思考与练习2-2：保持打开 top.v 文件，然后在主界面主菜单下，选择 Edit->Insert Template...，弹出“Insert Template”对话框，如图2.33所示，读者可以查看HDL的模板。