第3章 双阱CMOS芯片与制程剖面结构

在选用较低电阻率衬底的CMOS技术中，不论P-Well工艺还是N-Well工艺，总是存在衬底掺杂的过补偿问题，而迁移率取决于杂质总浓度，所以沟道迁移率会降低。为了获得较高的沟道迁移率和较低的结电容，解决衬底过补偿问题，出现了双阱（Twin-Well）工艺。Twin-Well CMOS集成电路采用高电阻率P型或高电阻率外延层（P-epi/P+）作为衬底，同时分别用硼离子注入和磷离子注入加再扩散方法形成低掺杂浓度P-Well和N-Well。NMOS制作在P-Well中，而PMOS制作在N-Well中，这种双阱CMOS工艺使每个阱的掺杂及其分布可以独立调整，因此没有一种MOS受到过掺杂效应的影响。由于在双阱工艺中不存在过补偿的问题，因此可以获得较高的沟道迁移率和较低的结电容，以使 CMOS电路达到最优特性。在硅衬底表面层几微米或更小的区域通过制程形成各种元器件并连接成各种电路，而衬底表面层以下厚的区域作为基体。亚微米/深亚微米/纳米CMOS制造都采用Twin-Well工艺。本章将介绍Twin-Well CMOS集成电路各种制造技术。

Twin-Well CMOS电路与前面介绍的P-Well或N-Well CMOS有很大的不同。主要是MOS进入亚微米、深亚微米及纳米特征尺寸，而且制造工艺技术也发生了重要的变化。下面就器件间的隔离、薄栅氧化膜/超薄栅氧化膜、浅结/超浅结及LDD结构做简要介绍。

● 器件间的隔离：集成电路中器件间的隔离通常采用硅局部氧化（LOCOS）。它的主要缺点是在场区和有源区之间的过渡处存在所谓的“鸟嘴”。该过渡区减小了器件集成度。当 LSI/VLSI的隔离尺寸越来越小时，此问题就变得更严重了。在进入深亚微米尺度时，标准的LOCOS隔离技术已经很难实施。替代标准LOCOS的几种隔离有了改进的技术。

限制LOCOS有源区侵蚀的方法，即在基底氧化和传统LOCOS技术的Si₃N₄氧化掩蔽之间插入多晶硅缓冲层。在场氧化时，多晶硅用作附加的应力释放层，允许有较薄的基底氧化层和采用较厚的Si₃N₄，这就减少了侵蚀，缩短了“鸟嘴”长度，并且没有诱生缺陷。

在≤0.25μm特征尺寸下，采用浅槽隔离（STI）技术，它使用浅槽和先进的平面化技术。利用淀积SiO₂，填充衬底并刻蚀沟槽，能使场氧化硅下面保留更多的硼，提供平的表面，其不存在场氧化硅变薄的缺点，而且易于按比例缩小。

● 超薄栅氧化膜：由于器件尺寸不断缩小，栅氧化膜的厚度也要求按比例减薄，这主要是为了防止短沟效应。超薄栅氧化膜要达到其高质量的指标：低的缺陷密度，好的抗杂质扩散的势垒特性，具有低的界面态密度和固定电荷的 Si/SiO₂界面，在热载流子应力和辐射条件下的稳定性，以及低的热预算（温度时间乘积量）工艺。

为了提高栅介质质量，深亚微米或超深亚微米MOS器件可以采用氮氧化物作为栅电介质薄膜。

● 沟道掺杂：在亚微米或深亚微米制造技术中，沟道区的注入一般需要两次，其中一次用于调整阈值电压，另一次用于抑制穿通效应。抑制穿通的注入通常是高能量，较高剂量，注入峰值较深（延伸至源-漏耗尽区附近）；而调节阈值电压的注入一般能量较低，注入峰值位于表面附近。因此栅下的杂质分布不仅取决于衬底掺杂，而且还取决于注入杂质，因而沟道区杂质呈非均匀分布。

在尺寸较大的CMOS工艺中，NMOS和PMOS的栅均采用N+Poly。NMOS沟道区注入的杂质（硼）与衬底（P型）杂质类型相同；对于 PMOS，为了得到预期的阈值电压，必须进行与衬底杂质类型相反（在N型衬底上注入P型杂质）的浅沟道杂质注入，因此在栅下面的沟道区会形成PN结。如果没有这次调节阈值电压注入，则PMOS的阈值电压绝对值太大。在深亚微米或超深亚微米CMOS工艺中，PMOS采用P+Poly栅，NMOS采用N+Poly栅。这样，采用P+Poly栅的PMOS的沟道注入杂质类型也与衬底杂质类型相同。

● 冠状（Halo）掺杂：Halo是大角度（>20°）四方向的中等剂量的离子注入，可分为P-Halo和N-Halo两种类型。它的作用是防止源漏穿通，减小延伸区的结深和缩短沟道长度，都有利于提高器件性能。在0.1μm以下一代技术中，具有较高电场和非比例栅氧化膜，需要一种垂直和横向都非均匀最佳特定的分布，以便抑制短道效应。

● 浅结/超浅结：在亚微米或深亚微米技术中，为了抑制MOS穿通电流和减小短沟道效应，工艺要求更浅的源漏结深，达到浅结/超浅结。工艺对PN结有很高的要求：高的表面浓度，极浅的结深，低接触薄层电阻及很小的结漏电流。

在LSI/VLSI中要求浅/超浅的N+P结，可用砷离子注入来实现。由于砷离子相当重，因而可使被注入区硅表面变为无定形，此时，只要在900℃较低温度下退火，即可由固相外延形成再结晶，相应的扩散却相当小，因此可实现浅/超浅的N+P结。

在LSI/VLSI中，还需要浅/超浅的P+N结。利用11B+离子注入无法实现。为此，可采用49BF₂+，由于49BF₂+质量大，并能将结深降到单用11B+时的1/4，来制作超浅的P+N结。为了形成非晶的表面层，注入一种电不激活的物质（硅、锗、锑），由预先非晶化后，用低能量11B+注入制作浅/超浅的P+N结。

为了满足较低的源/漏和栅 Poly电阻的深亚微米要求，可采用自对准硅化物/多晶硅复合结构。这种技术得到的Poly和扩散区薄层电阻同时减小，这种硅化物是用难熔金属硅化物覆盖在扩散区、Poly栅而得到的。自对准硅化物结构在进入深亚微米后要注意两点，一是Poly厚度需要减薄，二是应防止LDD侧墙被短路。

在浅结或超浅结欧姆接触中，Al-Si互扩散产生的结漏电、穿通等是影响器件热稳定性，甚至造成器件失效的一个严重问题，尤其是对深亚微米以下的 PN结来说更为突出。为此采用在Al层和Si层之间加扩散阻挡层的方法，通常选用W、TiW、TiN等。TiN膜使用最为普遍，这是因为TiN的热稳定性好。

● LDD结构：轻掺杂漏LDD结构主要应用于亚微米或深亚微米MOS器件中，以提高源漏穿通电压和减少高电场引入的热载流子注入问题。有些具有代表性的结构和技术利用TEOS或Si₃N₄侧墙制作对称的LDD结构，它的形成方法就是在栅和源漏的重掺杂区之间引入一个轻掺杂区。这样，N+区注入杂质不会在栅下面发生横向扩散，但会在侧墙下面扩散。

下面介绍Twin-Well CMOS集成电路各种制造技术。