1.3 三维集成技术面临的挑战

由于云计算、物联网、信息融合系统等应用的广泛前景，系统级的功能需求和能耗限制等，器件工艺和设计的深度协同作用愈发重要［25］。从系统级来看，处理器核数的增加仍是主要的性能提升手段，同时结合先进的散热技术，处理器的工作频率也可以适当提升。从工艺技术角度来看，集成度的提升在水平方向达到极限后，将进一步向着垂直方向的三维堆叠发展，存储容量继续成倍增长。为了实现上述技术目标，三维集成技术仍将面临诸多挑战。

在逻辑器件方面，目前FinFET是主流器件结构。通过减小Fin间距、增加Fin高度可以有效增大驱动电流密度，但是，伴随存在边缘电容和串联电阻等寄生效应的不利影响也不容忽视。互连结构急需同时满足高电导率和低介电常数的要求。超陡的亚阈值摆幅器件，如隧穿晶体管、负电容晶体管等是应对功耗限制的重要潜在技术。借助垂直方向的GAA器件的三维堆叠可以在降低光刻技术需求的前提下，进一步降低器件特征尺寸，提升集成度。在成本方面，三维集成方案将遇到严峻的散热挑战，并且需要兼顾优化复杂的制造过程，以及更加难以控制的良率和成本。此外，10nm及以下结构的刻蚀和薄膜沉积也会成为重大挑战。

在存储器件方面，为了满足不断减小的电容尺寸，需要继续对栅介质层的EOT进行微缩，通过引入更高介电常数的材料缩小结构特征尺寸。为了实现更高的存储密度，金属间距需要接近光刻极限，并且要提高高深宽比、孔洞的刻蚀选择比和刻蚀速率，以及在孔洞中有效地填充不同的材料层。同时，三维闪存（3D-NAND）将面临更多的复杂和特殊的制造需求。为了实现更高性能的存储技术，扩展静态随机存储器（Static Random Access Memory, SRAM）和NAND功能，需要发展新兴存储器的关键元件及新型存储器和选择器，如PCRAM、RRAM、MRAM等。

在材料方面，在FinFET和GAA等器件结构中引入Ge/SiGe等高迁移率沟道材料，同时将面临高κ电介质集成、减少源漏接触电阻、降低界面缺陷、掺杂和阈值调控等技术难题。Cu互连电阻和可靠性的材料与工艺改善，在互连结构中存在较大的尺寸效应的影响，材料表面的粗糙度会由于电子散射对电阻率产生不利影响。纳米尺寸的图形化、刻蚀和填充具有挑战性。同时，要考虑Cu向介质层的扩散从而影响电迁移（Electromigration, EM）寿命的问题。

在三维封装方面，需要研究与Si技术兼容的TSV材料和工艺，改进芯片堆叠的工艺以适应未来的缩小，以及密集型互连的填充。面向未来可穿戴设备的需求，还需要提升封装器件的柔性变形性能、对生物系统的兼容性等。