2.1 半导体与CMOS工艺

沙子中含有大量的SiO₂，可从沙子里提炼高纯度单晶硅用于制造集成电路，单晶硅的纯度要求达到99.9999999%（9个9）以上，并使硅原子按金刚石结构排列成晶核，当晶核的晶面取向相同时就可形成单晶硅，晶面取向不同时为多晶硅（Polysilicon）[7]。单晶硅和多晶硅都可用于制造集成电路，其中单晶硅用于形成硅衬底，而多晶硅可用于制作MOS管的栅、多晶硅电阻或电容等器件。

如图2.1所示为从沙子到芯片的制造过程，首先用石英砂制造单晶硅，石英砂比普通沙的SiO₂含量高，石英砂经过提炼后得到冶金级硅，再经过提纯、精炼和沉积便可形成多晶硅，多晶硅经过拉制可得到单晶硅锭[8]。把硅锭切割成硅片得到晶圆（wafer），每片晶圆上都可以制作出很多集成电路裸芯片（die），经过切片、测试和封装后就可以制造出集成电路芯片（chip）产品。

本征半导体是没有杂质原子和缺陷的纯净晶体[9]。锗（Ge）和硅（Si）都是4价元素，是常用的半导体材料，在本征半导体中，虽然原子最外层的4个价电子都能与周围原子的最外层电子形成共价键，但是在热或光的激发下，一些共价键中的电子可能离开共价键，形成导带电子和价带空穴，导带电子和价带空穴被称为载流子。由于本征半导体的两种载流子总是成对出现，始终处于热平衡状态，在外加电场的作用下这些载流子可以定向移动形成电流，使材料具有一定的导电性，所以被称为本征半导体。

在本征半导体中掺入定量的特定杂质原子，本征半导体就变成了非本征半导体，其中掺入5价元素的非本征半导体被称为N型半导体，掺入的5价元素被称为施主杂质；掺入3价元素的非本征半导体被称为P型半导体，掺入的3价元素被称为受主杂质。与本征半导体的热平衡情况不同，非本征半导体中的两种载流子始终处于非平衡状态，其中占主导地位的载流子被称为多数载流子，简称多子，占次要地位的载流子被称为少数载流子，简称少子。由于N型半导体掺入了5价元素，所以多子为自由电子，而P型半导体掺入了3价元素，所以多子为空穴。

在本征半导体中，处于热平衡状态的两种载流子浓度相同，这个浓度被称为本征载流子浓度，与半导体的材料和温度有关，温度越高，载流子的浓度也越高。而在非本征半导体中，多子的浓度约等于掺杂浓度，通常高于本征载流子浓度几个数量级以上，而少子的浓度则通常小于本征载流子浓度，通常也相差几个数量级，因此相对于多子的浓度来说，少子的浓度可以忽略不计。

载流子在电场力的作用下会产生漂移运动，在弱电场情况下其平均漂移速度v_dp的大小与电场强度E成正比，即

式中，比例系数μ被称为载流子的迁移率，单位为cm2/（V·s）。载流子的漂移运动可以形成漂移电流，漂移电流的大小与载流子的迁移率成正比。虽然在电场力的作用下空穴与自由电子的漂移方向相反，但它们形成的漂移电流方向却是相同的，所以半导体中总的漂移电流是空穴漂移电流和自由电子漂移电流的和。

在外加电场相同的情况下，漂移电流密度越大，表明半导体导电能力越强。漂移电流密度不仅与载流子的迁移率成正比，而且也与载流子的浓度成正比。虽然本征载流子浓度不为零，并且在电场作用下本征半导体可以产生一点漂移电流，但是由于非本征半导体的多子浓度通常高于本征载流子浓度好几个数量级，所以其漂移电流密度将远远大于本征半导体的漂移电流密度，在漂移电流计算时，本征半导体的漂移电流密度可以忽略不计。

由于本征半导体漂移电流密度非常小，相对于非本征半导体而言，本征半导体通常可以被看作是绝缘体，因此只有非本征半导体才可以制造集成电路。由于非本征半导体的导电能力与多子的迁移率μ有关，且迁移率μ越大，则半导体的导电能力越强，器件的工作速度就越快，Ge和Si的迁移率见表2.1，其中自由电子迁移率为μ_n，空穴迁移率为μ_p，无论是Ge和Si，它们的μ_n都远大于μ_p，所以在增益、频率特性和驱动能力等方面，N型半导体器件比P型半导体器件要好很多。

如图2.2所示，当N型半导体与P型半导体接触在一起时就会形成PN结，在交界部分，N型的电子会向P区扩散，P型的空穴会向N区扩散，扩散后形成一个由N区指向P区的电场，随着电场强度的增加，最终扩散力与电场力达到平衡，扩散过程停止，在交界处会形成没有自由电子与空穴的空间电荷区，也被称为耗尽区。把PN结两端引出电极就可形成二极管，P区引出的电极为阳极，N区引出的电极为阴极。

向二极管两端施加电压可以破坏扩散力与电场力的平衡，当施加的阴极电压高于阳极电压时，外加电压增加了电场力，致使载流子扩散依然无法进行，由于没有扩散电流，所以表现为二极管截止。反之，外加电压会减小电场力，载流子恢复扩散，二极管内有扩散电流，所以表现为二极管导通。这种随外加电压导通或截止的特性使二极管具有了单向导电性，可以在电路中发挥重要作用。在CMOS工艺中会形成很多种类的PN结，这些PN结不仅可以用于制造集成电路中的二极管，而且在反偏状态下的二极管还可以用于实现器件之间的电气隔离。

掺入5价或3价元素的过程叫作掺杂，掺杂通常采用离子注入（ion implantation）的方法。当离子注入浓度较低时为轻掺杂（用N-、n-或P-、p-表示），当离子注入浓度较高时为重掺杂（用N+、n+或P+、p+表示），显然重掺杂半导体的导电能力要高于轻掺杂半导体的导电能力。

在大块轻掺杂区域进行局部重掺杂，则轻掺杂区域通常被称为衬底，重掺杂区域被称为扩散区（dif fusion）或有源区（active）。扩散区和衬底既可以是同型（同为N型或P型）也可以是异型，在CMOS工艺中同型掺杂和异型掺杂都会出现，其中同型掺杂主要用于欧姆接触引出电极连接，而异型掺杂主要用于形成MOS器件与衬底的隔离，下面分别对它们进行讨论。

半导体器件需要用金属引出电极，当半导体与金属接触时，重掺杂可以使电子借隧道效应穿过势垒，形成低阻值的欧姆接触，所以能够用于引出电极。而轻掺杂则接触电阻很大，电极的连接效果就会很差，不能用于引出电极。因此从轻掺杂的衬底引出电极需要首先进行同型重掺杂，然后再引出电极。

如图2.3所示为N阱通过欧姆接触与金属连接的剖面图，N阱是轻掺杂的N型半导体，它通常作为衬底，而且要连接到电源Ⅴ_DD上。为了进行有效的连接，需要在N阱中进行同型重掺杂以得到N+扩散区，以便能与金属形成欧姆接触。需要指出的是，图2.3中的SiO₂用于金属与半导体的绝缘隔离，为了使金属与N+扩散区形成欧姆接触，需要在SiO₂上打孔，这个孔被称为接触孔。

由于异型离子注入可以在扩散区和衬底之间形成二极管，所以只要控制好偏压，保持二极管反偏，就能使同一衬底上的多个扩散区之间实现二极管隔离。如图2.4所示为两个P+扩散区的二极管隔离剖面图，在N阱内的两个P+扩散区与N阱形成了两个二极管，而N阱通过N+扩散区连接到最高电位Ⅴ_DD上，这样就可以保证两个二极管始终处于反偏状态，实现了两个P+扩散区的二极管隔离。

同理，只要将P型衬底接最低电位GND，就可以实现N+扩散区之间的二极管隔离。如图2.5所示为N阱工艺的二极管隔离剖面图，图中同时给出了两个P+扩散区之间和两个N+扩散区之间的二极管隔离剖面图。图中整个晶圆为P型衬底，N阱制作在P型衬底上。根据图2.5中的电位关系可知，N阱与P型衬底之间的二极管也是反偏的，确保了N阱与P型衬底的隔离。这种只有N阱而没有P阱的工艺被称为N阱工艺。

如图2.6a所示，把两个P+扩散区注入在N阱上，或把两个N+扩散区注入在P型衬底上，则两个扩散区之间的区域被称为沟道，沟道与其衬底是一体的。衬底用B表示，沟道两侧的扩散区用S和D表示，它们通过接触孔连接到金属上。在正对沟道正上方制作金属电极，这个金属电极用G表示。根据图2.6中施加的电压关系可知，N阱与P型衬底之间的二极管处于反偏状态，沟道两侧的扩散区与其衬底也都处于反偏状态，因此图中所有的S和D之间都不导通。这里需要说明一下，图中的两组S、D、G和B是相互独立的，这里使用相同的字母，只是为了方便后续的MOS管引脚命名。

在图2.6b中，由于两个N+扩散区之间的沟道是P型衬底且被连接到了GND上，此时给沟道上的G加一个正电压Ⅴ₁，则G与沟道之间的电场就会吸引过来一些电子，这些电子将填充沟道里的空穴。如果Ⅴ₁足够高，则电子填满空穴后还有剩余，那么沟道就会由P型变成N型，从而连通两个N+扩散区，使S和D导通。当Ⅴ₁的电压降为0后，沟道又会恢复成P型，重新将S和D隔离开，因此S和D相当于一个电子开关的两端，接通和断开由G的电压控制。

同理，位于图2.6b中N阱内两个P+扩散区之间的沟道是N阱，N阱被连接到了Ⅴ_DD上，此时给这个沟道上的G加一个低于Ⅴ_DD的电压Ⅴ₂，则G与沟道之间的电场就会排斥沟道内的电子。当Ⅴ₂足够低时，不仅自由电子被排斥出沟道，而且一部分共价键中的电子也被排斥出去，从而在沟道内形成空穴，这样沟道就会由N型变成P型，从而连通两个P+扩散区，使S和D导通。当Ⅴ₂的电压重新升高到Ⅴ_DD后，沟道也会又恢复成N型，重新将S和D隔离，因此它也是一个由G控制的电子开关。

沟道两边的扩散区分别被称为源极（Source，S）和漏极（Drain，D），沟道上的电极板被称为栅极（Gate，G），它们与衬底背栅（Backgate，B）构成了MOS管，其中两个N+扩散区与它的栅极构成的器件被称为NMOS管，两个P+扩散区与它的栅极构成的器件被称为PMOS管，它们的符号如图2.6c所示。

早期MOS管的栅极材料是铝，被称为金属（Metal），而栅极与沟道之间的二氧化硅被称为氧化物（Oxide），沟道被称为半导体（Semiconductor），将Metal-Oxide-Semiconductor的首字母连起来就是MOS（金属-氧化物-半导体），MOS管也因此而得名。需要指出的是，在实际的工艺中，栅极下的二氧化硅厚度应小于其他部分的厚度。

MOS管可以被简单地理解成由栅极电压控制的电子开关，NMOS管在栅极电压高时导通，PMOS管在栅极电压低时导通。如图2.7所示，将PMOS管和NMOS管在Ⅴ_DD和GND之间串联起来，两个栅极连接在一起作为输入端口A，把两个MOS管的漏极连接在一起，作为输出端口Y。当A为高电压时，NMOS管导通，PMOS管截止，输出Y被拉低；而当A为低电压时，NMOS管截止，PMOS管导通，输出Y被拉高。这样A和Y就形成了反相关系，所以这个电路被称为反相器。

在图2.7所示的反相器中，由于NMOS管和PMOS管的栅极连接在了一起，而导通时它们的栅极电压又是相反的，所以NMOS管和PMOS管不会同时导通，因此电源和地之间就没有电流，相当于没有功耗。除了反相器之外，由NMOS管和PMOS管相互配合，还可以构成各种其他类型的逻辑门，静态时也都没有直流功耗。由于NMOS管和PMOS管互补得如此完美，人们就把由它们构成的电路称为互补金属-氧化物-半导体（Complementary-Metal-Oxide-Semiconductor，CMOS）。

需要指出，虽然在静态时CMOS逻辑门的电源和地之间没有直流通路，即没有功耗，但在逻辑门翻转过程中，NMOS管和PMOS管也会有同时导通的瞬间，这会造成一定的功耗。另外，逻辑门对负载电容的充放电也会产生功耗。由于这些功耗都与逻辑门的翻转有关，所以随着时钟频率的增加，CMOS电路的功耗也会增加，又由于现代大规模集成电路的时钟频率都很高，所以解决功耗和散热问题依然是CMOS集成电路设计的难点。

随着CMOS工艺按摩尔定律不断向前推进，栅极与沟道之间的二氧化硅层越来越薄，栅极漏电现象变得越来越严重，这个问题在深亚微米工艺之前还不十分明显，而在几十纳米之后，栅极漏电功耗已经成为功耗的主要来源。在深亚微米工艺之前，只要关断时钟（clock-gating）就相当于关断了电路，而深亚微米工艺之后情况就不同了，除了关断时钟，还必须降低电源电压或者抬高衬底电压，才能最大限度地减小栅极漏电功耗。随着集成电路规模的扩大，功耗和散热已经成为设计瓶颈，只有通过更多的技术创新，才能保证摩尔定律继续向前推进，进一步提高芯片的集成度。